TCL脚本简介 vivado hls 的设计流程
1 概述
vivado hls 是 xilinx 提供的一个工具，是 vivado design suite 的一部分，能把基于 c 的设计 （c、c++ 或 systemc）转换成在 xilinx 全可编程芯片上实现用的 rtl 设计文件 （vhdl/verilog 或 systemc）。
1.1 vivado hls 的设计流程
图1 vivado hls的工作流程
vivado hls 流程有三种不同的 rtl 格式可以提供。如下：
ip-xact — ip-xact 是由 spirit 财团提出的一种公共的设计 ip 的文档规范。这是一种被广泛使用的描述 ip 的 xml 模版，它与具体的工具无关而且机器可读 。
ip core — 选择这个选项的时候，你的 ip 会被输出成能被输入到 xps 去的格式。
sysgen — 这个选项让你能把结果 rtl 文件输出成一个可以用在 system generator 的设计中的包。
1.2 tcl脚本简介
tcl(最早称为“工具命令语言”tool command language, 但是目前已经不是这个含义，不过我们仍然称呼它为tcl)是一种脚本语言。 由john ousterhout创建。 tcl很好学，功能很强大。tcl经常被用于 快速原型开发,脚本编程，gui和测试等方面。tcl念作“踢叩” tickle.
2 labs2 使用tcl脚本进行c,c++到rtl级的仿真综合
利用上一节labs1的工程文件fir.c fir.h fir_test.c使用tcl脚本运行来完成整个工程的仿真，综合，以及实现生成ip等动作。更加方便和快捷的完成我们的设计。
run_hls.tcl脚本源码如下：
labs2工程目录如下图。包括fir.c、fir.h、fir_test.c、out.gold.dat以及run_hls.tcl等文件。
第一步 打开 vivado hls command prompt 如下图
第二步 cd 到labs2目录下图
第三步 输入vivado_hls -f run_hls.tcl 回车
整个脚本运行的过程如下视频：
运行完成后labs2目录如下图
和labs1一样生成了我们所需要的csim，sim,syn,impl和fir滤波器的verilog文件。完成了c转化成verilog的过程。下节将演示如何添加fir滤波器ip和vivado生成modelsim仿真库以及联合modelsim仿真fir滤波器。
一款简单的48V电压检测控制电路
网络建设不可忽视的功臣--网线
电力变压器命名规则和容量规则
铝导线的接法_铝芯导线的连接方法
霍尔电流传感器AH810在光伏逆变器中的应用
TCL脚本简介 vivado hls 的设计流程
认知无线电的应用有哪些_人工智能技术在认知无线电中的应用详解
ICML 2019最佳论文新鲜出炉！
iOS14.2GM版正式发布
电子气体冷凝器、便携单通道冷凝器
普惠雄鹰服务亚洲公司将实现GTF发动机大修生产线的可视化
因原材料价格上涨 PCB产业链离集体涨价日期将近
3月 诺基亚8、小米6、华为p10还不够吗？苹果iPad Pro也要来！
简述烧写FPGA程序配置
运动控制市场不景气 机器人前景将如何
是德科技亮相2022欧洲光纤通讯展
浅谈GMRP在变电站中的应用
M8母插座连接器的作用是什么
彩电维修实例
云计算市场飙升 亚马逊和微软获益最多
vivado hls 是 xilinx 提供的一个工具，是 vivado design suite 的一部分，能把基于 c 的设计 （c、c++ 或 systemc）转换成在 xilinx 全可编程芯片上实现用的 rtl 设计文件 （vhdl/verilog 或 systemc）。
1.1 vivado hls 的设计流程
图1 vivado hls的工作流程
vivado hls 流程有三种不同的 rtl 格式可以提供。如下：
ip-xact — ip-xact 是由 spirit 财团提出的一种公共的设计 ip 的文档规范。这是一种被广泛使用的描述 ip 的 xml 模版，它与具体的工具无关而且机器可读 。
ip core — 选择这个选项的时候，你的 ip 会被输出成能被输入到 xps 去的格式。
sysgen — 这个选项让你能把结果 rtl 文件输出成一个可以用在 system generator 的设计中的包。
1.2 tcl脚本简介
tcl(最早称为“工具命令语言”tool command language, 但是目前已经不是这个含义，不过我们仍然称呼它为tcl)是一种脚本语言。 由john ousterhout创建。 tcl很好学，功能很强大。tcl经常被用于 快速原型开发,脚本编程，gui和测试等方面。tcl念作“踢叩” tickle.
2 labs2 使用tcl脚本进行c,c++到rtl级的仿真综合
利用上一节labs1的工程文件fir.c fir.h fir_test.c使用tcl脚本运行来完成整个工程的仿真，综合，以及实现生成ip等动作。更加方便和快捷的完成我们的设计。
run_hls.tcl脚本源码如下：
labs2工程目录如下图。包括fir.c、fir.h、fir_test.c、out.gold.dat以及run_hls.tcl等文件。
第一步 打开 vivado hls command prompt 如下图
第二步 cd 到labs2目录下图
第三步 输入vivado_hls -f run_hls.tcl 回车
整个脚本运行的过程如下视频：
运行完成后labs2目录如下图
和labs1一样生成了我们所需要的csim，sim,syn,impl和fir滤波器的verilog文件。完成了c转化成verilog的过程。下节将演示如何添加fir滤波器ip和vivado生成modelsim仿真库以及联合modelsim仿真fir滤波器。
一款简单的48V电压检测控制电路
网络建设不可忽视的功臣--网线
电力变压器命名规则和容量规则
铝导线的接法_铝芯导线的连接方法
霍尔电流传感器AH810在光伏逆变器中的应用
TCL脚本简介 vivado hls 的设计流程
认知无线电的应用有哪些_人工智能技术在认知无线电中的应用详解
ICML 2019最佳论文新鲜出炉！
iOS14.2GM版正式发布
电子气体冷凝器、便携单通道冷凝器
普惠雄鹰服务亚洲公司将实现GTF发动机大修生产线的可视化
因原材料价格上涨 PCB产业链离集体涨价日期将近
3月 诺基亚8、小米6、华为p10还不够吗？苹果iPad Pro也要来！
简述烧写FPGA程序配置
运动控制市场不景气 机器人前景将如何
是德科技亮相2022欧洲光纤通讯展
浅谈GMRP在变电站中的应用
M8母插座连接器的作用是什么
彩电维修实例
云计算市场飙升 亚马逊和微软获益最多