PCIe Tx/Rx 物理层信号完整性测试方法详解
pci express (pcie) 是一种高性能通用 i/o 互连协议，广泛用于各种计算产品和通信产品。由于时延低、带宽明显要更高，因此业界正在融合到 pcie，作为高速串行总线标准。pcie在nvm express ssd应用中尤其流行。
pcie 既有串行通信接口，又有存储接口，这 一点与 sas 和 sata 不同，因此实现了额外的行业扩充能力。pcie 在跟复合 (系统/主机) 与端点 (插件) 之间基于点到点总线拓扑，支持全双工通信。这些规范是由 pci-sig 开发和维护的，这是一家由 900 多家公司组成的协会。
pcie 物理层包括
差分低压100mhz基准时钟
可以扩充通路宽度：x1, x2, x4, x8, x12, x16, x32
可以扩充速度：2.5gt/s(gen1), 5gt/s(gen2), 8gt/s(gen3), 16gt/s (gen4)
在一致性测试中使用不同的连接器，如cem、u.2(sff-8639)、m.2或直接焊接到pcb
chrentpci express 它用在哪里？
pcie 是数据中心和客户端应用中使用的主要的新兴高性能存储和串行总线。pcie 在外设之间实现了数据通信。
数据中心应用和客户端应用都有一个核心处理器， 为主机系统上的架构提供原始处理能力。这两种应用还必须接口各种外设器件，如 sata 驱动器、 usb 设备等。在跟复合主机与端点器件之间，通常有许多路长损耗通道和连接器，带来了噪声、串扰、 定时不规则特点和其他损伤。因此，客户端和数据中心侧的 pcie 器件必须能够可靠地演示 pci 规定的一致性，补偿损伤，与 pcie 器件互操作。
chrentpcie gen4 最新进展
由于业界需要提高数据吞吐量和带宽吞吐量，因此 pcie 数据速率必须提高，以跟上需求发展步伐。所以 gen4 中最大的变化之一，是数据速率提高了 2 倍，从 gen3 的 8gt/s 提高到 gen4 的 16gt/s。
下面列明了最新gen4标准的主要增强功能
16gt/s, 使用加扰 , 与 8gt/s 相同 , 编码与gen3相比无变化 (128b/130b)
对加压的rx眼图参数，rj (随机性抖动) 从3ps (pcie3)下降到~1ps (pcie4)
gen4连接器向下兼容gen1/2/3
与行为rx eq数据速率有关
限定通道：对更长的通道和/或第二个连接器，要求使用中继器 (再驱动器和再定时器)
测试通道大约长12”，总损耗-28db
在同一个器件上同时测试gen3和gen4时，被测试的各个预置值数量将翻一倍， 总 计22个。gen3 有11个预置值(p0~p10)，gen4有11个预置值 (p0~p10)
新的sris独立refclk模式-srns-单独的独立refclk， 没有ssc结构-sris-单独的独立refclk，采用ssc结构
新的rx通路裕量功能测量通道最后的眼高 (eh)/ 眼宽 (ew) 裕量
gen4的最小眼高已经下降到15mvpp
gen4 cem规范发布了rev 0.5
chrentpcie refclk 结构
为了方便发射器件和接收器件可靠地传输数据，pci-sig 对基准时钟提出了非常严格的要求。标准规定使用 100 mhz 时钟 (refclk)，发 射器件和接收器件上的频率稳定性大于 ±300 ppm，并支持三种不同的时钟结构，同时协调根复合芯片和端点芯片。
在传统上，pcie 一直采用公共时钟结构，跟复合和芯片可以偏离相同的时钟配置，而不是以不同的间隔运行，后者测试起来更具有挑战性。公共时钟是 一种更加精确的结构，但整合到系统中的灵活性较差。通过采用 gen4 标准，系统可望更多地采用分开 / 独立的时钟结构。时钟稳定性必不可少，以支持三种不同的时钟输入结构。
chrentpci express 外形
为了方便发射器件和接收器件可靠地传输数据，pci-sig 对基准时钟提出了非常严格的要求。标准规定使用 100 mhz 时钟 (refclk)，发射器件和接收器件上的频率稳定性大于 ±300 ppm，并支持三种不同的时钟结构，同时协调根复合芯片和端点芯片。
chrent一致性测试预置值
为通过一致性测试，实现互操作，每台器件都要求进行 pci-sig 认证，它基于一个预置值或发射机均衡设置列表，从每秒 2.5 gb/s 的低 数据速率直到最新的 16 gb/s 的高数据速率。这些预置值用来均衡通道损耗，优化链路上的信号完整性。每个预置值都是主机应用到端 点的下冲和去加重的具体组合。
下表详细列出了 gen3 和 gen4 的 11 种预置值。dut 必须支持所有预置值。为降低测试时间，提高自动化速度，建议使用 100mhz 时钟突发，作为一致性测试夹具的输入，在这些预置值之间快速切换。如果您可以使用 100mhz 脉冲拨码开关自动执行预置测试，那么您可以节约宝贵的测试时间，因为您可以自动采集和分析各个指标，如抖动、电压和定时。
下面预置值同时适用发射机测试和接收机测试。
chrent发射机 (tx) 测试基础知识
下面列明了对 pcie 发射机自动进行一致性测试的各个步骤。自动软件至关重要，因为它可以使用 100 mhz 基准时钟自动切换预置测试模式，与手动按钮进行拨码切换相比，可以把测试时间缩短两倍。
许多 pci-sig 测试早期实现者更愿意使用泰克 dpojet 和 sdla 软件之类的工具，来完成早期 gen4 表征和调试。
chrent基本规范发射机 (tx) 测试
在芯片器件的基本发射机测试中，直接规定了发射机引脚上的测量项目。由于有时不可能接入引脚，因此应在尽可能靠近这个基准点的位置执行测量。
在芯片级可通过多种方式完成这一测试
如果您深入了解类似的复制通道的s参数，那么可以反嵌接续通道的损耗。您可以看到发射机引脚上的信号是什么样的，而没有增加通道影响。
在示波器上使用均衡或ctle，均衡消除通道损耗。
使用高带宽探头，探测位置应尽可能靠近发射机引脚 。
示波器可以使用 sdla、seasim 和 sigtest 之类 的软件工具，执行嵌入 / 反嵌、均衡和眼图分析。这种软件级分析允许设计人员在试产前优化和调试芯片性能，节约时间、资金及全面调试。确保采用的测量系统足够灵活，能够测试和调试被测器件的特定功能。
chrentcem 和 u.2 规范发射机 (tx) 测试
在芯片器件的基本发射机测试中，直接规定了发射机引脚上的测量项目。由于有时不可能接入引脚，应在尽可能靠近此基准点的位置执行测量。
系统和插件在cem级发射机测试中，会像接收机分片器看到的那样测量发射机的信号完整性，但由于外形及测试过程中使用的夹具，不可能直接接入信号。为保证测量精度，应实现下面介绍了两个重要组件。
1. 把一致性测试通道的性能特点向回嵌入到正在测量的信号中。这要求深入了解通道的插入损耗和s参数。由于这个原因，pci-sig为cem测试提供了一致性测试夹具及已知的s参数。
2. 使用软件工具应用通道均衡，测量和分析通道末端张开的眼图。pci-sig提供了一个软件工具，称为sig-test，应用与pci-sig特性有关的行为均衡器，提供测试通过/未通过结果。定制示波器软件，如泰克dpojet和sdla，可以从闭上的眼图到张开的眼图，全面表征和调试均衡的信号。
chrent接收机 (rx) 测试基础知识
chrentpcie 测试和调试设置中的关键考虑因素
由于gen 4标准的出现，pcie的速度和复杂度正不断提高，工程师面临着新的设计挑战、更短的产品开发周期，同时需要了解新的标准规范及新的一致性测试要求。
在您处理gen3或gen4 pcie器件测试和调试前，要问以下几个关键问题：
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pcie 既有串行通信接口，又有存储接口，这 一点与 sas 和 sata 不同，因此实现了额外的行业扩充能力。pcie 在跟复合 (系统/主机) 与端点 (插件) 之间基于点到点总线拓扑，支持全双工通信。这些规范是由 pci-sig 开发和维护的，这是一家由 900 多家公司组成的协会。
pcie 物理层包括
差分低压100mhz基准时钟
可以扩充通路宽度：x1, x2, x4, x8, x12, x16, x32
可以扩充速度：2.5gt/s(gen1), 5gt/s(gen2), 8gt/s(gen3), 16gt/s (gen4)
在一致性测试中使用不同的连接器，如cem、u.2(sff-8639)、m.2或直接焊接到pcb
chrentpci express 它用在哪里？
pcie 是数据中心和客户端应用中使用的主要的新兴高性能存储和串行总线。pcie 在外设之间实现了数据通信。
数据中心应用和客户端应用都有一个核心处理器， 为主机系统上的架构提供原始处理能力。这两种应用还必须接口各种外设器件，如 sata 驱动器、 usb 设备等。在跟复合主机与端点器件之间，通常有许多路长损耗通道和连接器，带来了噪声、串扰、 定时不规则特点和其他损伤。因此，客户端和数据中心侧的 pcie 器件必须能够可靠地演示 pci 规定的一致性，补偿损伤，与 pcie 器件互操作。
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由于业界需要提高数据吞吐量和带宽吞吐量，因此 pcie 数据速率必须提高，以跟上需求发展步伐。所以 gen4 中最大的变化之一，是数据速率提高了 2 倍，从 gen3 的 8gt/s 提高到 gen4 的 16gt/s。
下面列明了最新gen4标准的主要增强功能
16gt/s, 使用加扰 , 与 8gt/s 相同 , 编码与gen3相比无变化 (128b/130b)
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gen4连接器向下兼容gen1/2/3
与行为rx eq数据速率有关
限定通道：对更长的通道和/或第二个连接器，要求使用中继器 (再驱动器和再定时器)
测试通道大约长12”，总损耗-28db
在同一个器件上同时测试gen3和gen4时，被测试的各个预置值数量将翻一倍， 总 计22个。gen3 有11个预置值(p0~p10)，gen4有11个预置值 (p0~p10)
新的sris独立refclk模式-srns-单独的独立refclk， 没有ssc结构-sris-单独的独立refclk，采用ssc结构
新的rx通路裕量功能测量通道最后的眼高 (eh)/ 眼宽 (ew) 裕量
gen4的最小眼高已经下降到15mvpp
gen4 cem规范发布了rev 0.5
chrentpcie refclk 结构
为了方便发射器件和接收器件可靠地传输数据，pci-sig 对基准时钟提出了非常严格的要求。标准规定使用 100 mhz 时钟 (refclk)，发 射器件和接收器件上的频率稳定性大于 ±300 ppm，并支持三种不同的时钟结构，同时协调根复合芯片和端点芯片。
在传统上，pcie 一直采用公共时钟结构，跟复合和芯片可以偏离相同的时钟配置，而不是以不同的间隔运行，后者测试起来更具有挑战性。公共时钟是 一种更加精确的结构，但整合到系统中的灵活性较差。通过采用 gen4 标准，系统可望更多地采用分开 / 独立的时钟结构。时钟稳定性必不可少，以支持三种不同的时钟输入结构。
chrentpci express 外形
为了方便发射器件和接收器件可靠地传输数据，pci-sig 对基准时钟提出了非常严格的要求。标准规定使用 100 mhz 时钟 (refclk)，发射器件和接收器件上的频率稳定性大于 ±300 ppm，并支持三种不同的时钟结构，同时协调根复合芯片和端点芯片。
chrent一致性测试预置值
为通过一致性测试，实现互操作，每台器件都要求进行 pci-sig 认证，它基于一个预置值或发射机均衡设置列表，从每秒 2.5 gb/s 的低 数据速率直到最新的 16 gb/s 的高数据速率。这些预置值用来均衡通道损耗，优化链路上的信号完整性。每个预置值都是主机应用到端 点的下冲和去加重的具体组合。
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下面预置值同时适用发射机测试和接收机测试。
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许多 pci-sig 测试早期实现者更愿意使用泰克 dpojet 和 sdla 软件之类的工具，来完成早期 gen4 表征和调试。
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使用高带宽探头，探测位置应尽可能靠近发射机引脚 。
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chrentcem 和 u.2 规范发射机 (tx) 测试
在芯片器件的基本发射机测试中，直接规定了发射机引脚上的测量项目。由于有时不可能接入引脚，应在尽可能靠近此基准点的位置执行测量。
系统和插件在cem级发射机测试中，会像接收机分片器看到的那样测量发射机的信号完整性，但由于外形及测试过程中使用的夹具，不可能直接接入信号。为保证测量精度，应实现下面介绍了两个重要组件。
1. 把一致性测试通道的性能特点向回嵌入到正在测量的信号中。这要求深入了解通道的插入损耗和s参数。由于这个原因，pci-sig为cem测试提供了一致性测试夹具及已知的s参数。
2. 使用软件工具应用通道均衡，测量和分析通道末端张开的眼图。pci-sig提供了一个软件工具，称为sig-test，应用与pci-sig特性有关的行为均衡器，提供测试通过/未通过结果。定制示波器软件，如泰克dpojet和sdla，可以从闭上的眼图到张开的眼图，全面表征和调试均衡的信号。
chrent接收机 (rx) 测试基础知识
chrentpcie 测试和调试设置中的关键考虑因素
由于gen 4标准的出现，pcie的速度和复杂度正不断提高，工程师面临着新的设计挑战、更短的产品开发周期，同时需要了解新的标准规范及新的一致性测试要求。
在您处理gen3或gen4 pcie器件测试和调试前，要问以下几个关键问题：
24v变5v需要多大电阻？
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