HEIF/HEVC恒速图片编码器 FPGA/ASIC IP
■ heif/hevc图片编码fpga/asic ip
■ 恒速编码，只和图片大小相关
■ 最大分辨率可达32k*32k（可进一步扩展）
■ 架构简洁，无需外部ddrx缓冲
■ 高效压缩，软编压缩效率
■ 帧编码周期数固定，和画面大小成正比，和画面内容及编码质量无关
■ 高速编码，fpga平台单ip实时1080p@60
■ 接近零延迟码流输出，编码源输入完毕，码流即完成输出
■ 无缓冲型cabac熵编码，ctu层级固定周期即编即出，不累积
■ 超高速cabac编码，16bin/cycle猝发速度
■ 独立运行，无需cpu支持
■ 接口简洁，易于系统集成
■ 超低延迟，系统整体延迟固定可控，提升产品体验
■ >1080p@600fps on xilinx vu9p
■ 逻辑资源： ~75k luts (xilinx 7series)/~65k aluts (intel a10）
■ fmax: ~280mhz （xilinx 7series ku）
技术亮点：
得益速度可达16bin/cycle的超高速cabac码流编码，打通了编码速度瓶颈，整体架构上实现了恒速编码，速度只和画面大小成线性关系，不依赖图像内容和编码质量设定，输出码率没有上限限制。
整体架构设计保证编码所有的功能模块在固定周期数内完成，无需外部ddrx缓冲，大大简化了系统集成难度，提高了可靠性。
由于恒速以及固定编码周期的架构设计，帧码流输出和编码源的延迟周期固定，只有几个ctu级别流水延迟，不超过1ms，接近零延迟，且延迟周期固定可计算。
超高画面尺寸支持，可无限扩展，且基本不增加逻辑资源，也无需外部缓冲。
高速编码，中档fpga可实现单ip 1080p@60实时速度。
硬件架构尤其适合集成电路asic设计。
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