PCIe传输速率和有效带宽计算方式
受委托让我整理一个关于pcie的主题分享文章，半月有余实在没办法交差，首先，我自己本身，对pcie并没有做到胸有成竹，我的pcie知识也只是停留在理论阶段，我并没有实际做过任何有关pcie的东西;其次，我要把pcie讲得深入浅出，让读者轻易接受，我觉得很难，根本原因就是我还没有做到胸有pcie;我们平台很多粉丝都是pcie生产商或者高手，班门弄斧，我深感压力。但尽管如此，我还是决定出发，我自己努力学习，尽我最大能力把我理解的关于pcie东西分享给大家，也希望各位帮忙指点一二。
浅谈pcie科普
pcie最初被称为hsi(用于高速互连)，并在最终确定其pci-sig名称pci express之前，将其名称更改为3gio(第三代i / o)。名为阿拉帕霍工作组(awg)的技术工作组制定了该标准。对于初稿，特设工作组只包括英特尔工程师; 随后特设工作组扩大到包括行业伙伴。pci express是一项不断发展和完善的技术.
“速度得用金钱来换，因此我们在迈向更高信号速率的同时，会看到有多少人愿意为此付出代价，以及他们会怎么做。”好消息是，pcie将按照时程在年底完成0.71版的批准，将提供高达256gb/s 的速率;这距离16 gt/s速率的4.0版pcie问世还不到两年。加速pcie发展蓝图的主要推手是云端运算需求;而pcie以往是每3~4年，甚至是7年会将数据传输速率提升一倍。数据中心网络需要更快的速度以过渡至800gbit以太网络，而数量越来越庞大的深度学习加速器，也感觉它们需要更高速度.
浅谈pcie传输速率和有效带宽计算方式
pcie是串行总线，pcie1.0的线上比特传输速率为2.5gb/s，物理层使用8/10编码，即8比特的数据，实际在物理线路上是需要传输10比特的，因此：
pcie1.0 x 1的带宽=(2.5gb/s )/ 10bit =250mb/s
这是单条lane的带宽，有几条lane，那么整个带宽就是250mb乘以lane的数目。
pcie2.0的线上比特传输速率在pcie1.0的基础上翻了一倍，为5gb/s，物理层同样使用8/10编码，所以：
pcie2.0 x 1的带宽=(5gb/s )/ 10bit = 500mb/s
同样，有多少条lane，带宽就是500mb/s乘以lane的数目。
pcie3.0的线上比特传输速率没有在pcie2.0的基础上翻倍，不是10gb/s，而是8gb/s，但物理层使用的是128/130编码进行数据传输，所以：
pcie3.0 x 1的带宽=(8gb/s)/ 8bit = 1gb/s
同样，有多少条lane，带宽就是1gb/s乘以lane的数目。
由于采用了128/130编码，128比特的数据，只额外增加了2bit的开销，有效数据传输比率增大，虽然线上比特传输率没有翻倍，但有效数据带宽还是在pcie2.0的基础上做到翻倍。
这里值得一提的是，上面算出的数据带宽已经考虑到8/10或者128/130编码，因此，大家在算带宽的时候，没有必要再考虑线上编码的问题了。
和sata单通道不同，pcie连接可以通过增加通道数扩展带宽，弹性十足。通道数越多，速度越快。不过，通道数越多，成本越高，占用更多空间，还有就是更耗电。因此，使用多少通道，应该在性能和其他因素之间进行一个综合考虑。
pcie是从pci发展过来的，pcie的”e”是express的简称，快的意思。pcie怎么就能比pci快呢，因为pcie在物理传输上，跟pci有着本质的区别。pci使用并口传输数据，而pcie使用的是串口传输。pci并行总线，单个时钟周期可以传输32bit或者64bit，怎么就比不了你单个时钟周期传输1个bit数据的串行总线呢。在实际时钟频率比较低的情况下，并口因为可以同时传输若干比特，速率确实比串口快。随着技术的发展，数据传输速率要求越来越快，要求时钟频率也越来越快，但是，并行总线时钟频率不是想快就能快的。如下图所示：
在发送端，数据在某个时钟沿传出去(左边时钟第一个上升沿)，在接收端，数据在下个时钟沿(右边时钟第二个上升沿)接收。因此，要在接收端能正确采集到数据，要求时钟的周期必须大于数据传输的时间(从发送端到接收端)。受限于数据传输时间(该时间还随着数据线长度的增加而增加)，因此时钟频率不能做得太高。另外，时钟信号在线上传输的时候，也会存在相位偏移(clock skew )，影响接收端的数据采集。
pcie使用串行总线进行数据传输就没有这些问题。它没有外部时钟信号，它的时钟信息通过8/10编码或者128/130编码嵌入在数据流，接收端可以从数据流里面恢复时钟信息，因此，它不受数据在线上传输时间的限制，你导线多长都没有问题，你数据传输频率多快也没有问题;没有外部时钟信号，自然就没有所谓的clock skew问题.
浅谈pcie线材结构
pcie为串行，通过使用差分信号传输(differential transmission)，信号完整性理论之差分讯号;采用双通道技术，在传输模式上，pci-express采用与全双工通信技术类似的双通道传输模式，在速度方面，pci-express v1.0a 为每个通道提供了2.5gb/s的传输速率，随着版本的不同，面向pci express扩展卡应用的线缆组件可提供pcie x4、x8和x16等规格，该系列线缆组件包含minisas、sata、qsfp +和spf +等高速线缆。
pcie物理层实现了一对收发差分对，可以实现全双工的通讯方式，目前主要的pcie结构主要是sas结构，线材选用cat a ,b,c ,d,e结构，根据测试的参数要求，设计符合不同规范的参数。
pcie spec只是规定了物理层需要实现的功能、性能与参数等，置于如何实现这些却并没有明确的说明。也就是说，厂商可以根据自己的需要和实际情况，来设计pcie的物理层结构来保证功能即可。
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“速度得用金钱来换，因此我们在迈向更高信号速率的同时，会看到有多少人愿意为此付出代价，以及他们会怎么做。”好消息是，pcie将按照时程在年底完成0.71版的批准，将提供高达256gb/s 的速率;这距离16 gt/s速率的4.0版pcie问世还不到两年。加速pcie发展蓝图的主要推手是云端运算需求;而pcie以往是每3~4年，甚至是7年会将数据传输速率提升一倍。数据中心网络需要更快的速度以过渡至800gbit以太网络，而数量越来越庞大的深度学习加速器，也感觉它们需要更高速度.
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pcie是串行总线，pcie1.0的线上比特传输速率为2.5gb/s，物理层使用8/10编码，即8比特的数据，实际在物理线路上是需要传输10比特的，因此：
pcie1.0 x 1的带宽=(2.5gb/s )/ 10bit =250mb/s
这是单条lane的带宽，有几条lane，那么整个带宽就是250mb乘以lane的数目。
pcie2.0的线上比特传输速率在pcie1.0的基础上翻了一倍，为5gb/s，物理层同样使用8/10编码，所以：
pcie2.0 x 1的带宽=(5gb/s )/ 10bit = 500mb/s
同样，有多少条lane，带宽就是500mb/s乘以lane的数目。
pcie3.0的线上比特传输速率没有在pcie2.0的基础上翻倍，不是10gb/s，而是8gb/s，但物理层使用的是128/130编码进行数据传输，所以：
pcie3.0 x 1的带宽=(8gb/s)/ 8bit = 1gb/s
同样，有多少条lane，带宽就是1gb/s乘以lane的数目。
由于采用了128/130编码，128比特的数据，只额外增加了2bit的开销，有效数据传输比率增大，虽然线上比特传输率没有翻倍，但有效数据带宽还是在pcie2.0的基础上做到翻倍。
这里值得一提的是，上面算出的数据带宽已经考虑到8/10或者128/130编码，因此，大家在算带宽的时候，没有必要再考虑线上编码的问题了。
和sata单通道不同，pcie连接可以通过增加通道数扩展带宽，弹性十足。通道数越多，速度越快。不过，通道数越多，成本越高，占用更多空间，还有就是更耗电。因此，使用多少通道，应该在性能和其他因素之间进行一个综合考虑。
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