PCIe 5.0产品测试验证火热进行中，为未来引领消费者市场做好准备
让pcie总线保证足够的带宽、供电也成为了不断追求的目标，对更高速度的需求推动了标准机构定义下一代pci express，pcie 5.0速度从pcie 4.0 的16gt /s翻倍至32 gt /s ；到了刚发布的pcie 6.0，实现了带宽速率全面翻倍，而且pcie 6.0对底层信令进行了改进。
是德科技刚刚发布了针对pcie 5.0/6.0的完整测试方案，至此能够提供全方位的物理层测试解决方案，成为目前仅有的完整提供从建模、仿真、互连参数表征、tx、pll 和 rx 测试解决方案的公司。通过是德科技租赁合作伙伴益莱储/electro rent的联合支持，客户可以以测试仪器购买价格的一小部分、找到最新的产品，并以最快的速度获得。在最近跟需要pcie 5.0测试方案的客户的互动中，我们深切感受到来自客户的急迫需求和对我们服务的欣慰，同心协力帮助客户赢得未来市场先机。
向下一代pcie标准的演进
pci express 5.0代表了使用非归零(nrz)信令的最新pci标准，速度从pcie 4.0 的16gt /s翻倍至32 gt /s，pcie 5.0标准在2019年完成。为了应对日益增长的高性能计算、人工智能加速器、高性能存储等快速发展的需求，pci-sig着手开发制定下一代pcie 6.0规范，pcie 6.0 v1.0版本规范上已于2022年1月正式发布。
pcie 6.0拥有了超低延迟、超高带宽、超快速率，而且pcie 6.0对底层信令进行了改进，也是pcie 历史上改进最大的一次。通过pcie链路速度提升一倍，pcie 6.0在实际上获得了带宽速率全面翻倍的效果，x1通道从4gb/s提升到了8gb/s，x16通道则一直扩展到了单向128gb/s，双向达到256gb/s。这相当于设备可以使用更少的通道数量，达到更高的速率，从而获得实现降低硬件成本效果。
虽然pcie 6.0相关标准已经发布，但不可否认从消费者市场来看，pcie 5.0市场还处于早期阶段。大部分消费者还停留在pcie 4.0，主要是因为目前支持pcie 5.0的产品价格都十分高昂，对消费者而言，pcie 4.0并不会影响工作和游戏体验，因此pcie 5.0的普及率还比较低。不过pcie 5.0相关产品的测试验证正在火热进行中。
新一代pcie 5.0测试的挑战
pcie 5.0测试挑战随着速度翻倍而增加，最大挑战来自于通道长度，信号速度越快，在pc板上传输的信号载频越高。有两类物理损伤会限制工程师传输pcie信号的预期距离：一个是通道的衰减，一个是由于管脚、连接器、通孔和其他结构中发现的阻抗不连续而在通道内发生的反射。
pcie 5.0规范使用的信道在16 ghz时衰减为-36分贝，16 ghz的频率代表32 gt/s数字信号的奈奎斯特频率。例如，当pcie 5.0信号开始时，它可能具有800 mv的典型峰间电压。然而，在通过建议的-36分贝通道后，就找不到任何与睁开眼睛的相似之处。只有通过应用基于发射机的均衡(去加重)和接收机均衡(ctle和dfe的组合)，pcie 5.0信号才能通过系统通道并被接收机准确地解释。
对于pcie 5.0信号，眼睛高度的最低预期为10 mv(均衡后)。即使有一个近乎完美的低抖动发射器，信道的显著衰减也会降低信号振幅，以至于由反射和串扰引起的任何其他类型的信号损伤都会关闭可恢复眼。
为了帮助确保支持pcie 5.0的产品取得成功，是德科技积极提供测试解决方案。在物理层系统仿真、物理层互连以及发射端（tx）和接收端（rx）测试基础上，又最新增加了pcie5.0协议分析测试方案，至此能够提供从设计仿真到物理层再到协议层的测试和验证。
uxr+m8040 pcie 5.0测试升级平台
是德科技uxr0334a+m8040a 实现了pcie 5.0高速接口测试平台升级，这也是益莱储客户最近的热门需求。
信号进入示波器后，经过模拟前端包括衰减器、放大器、采样器，再进入到 adc，示波器中所使用的半导体工艺、封装设计、互连设计，adc 的垂直有效位数等的差异，会导致信噪比会存在差距。所以，降低仪器底噪、提升 adc 的位数会为提升测量精度带来非常大的帮助，在足够采样率的条件下，这些性能超过了采用更高采样率对测量结果的影响。
图1 示波器前端信号采集链路
基于 inp hb2c 工艺 mmic 前端、多芯片三维封装互连和 10bit adc uxr系列示波器在 pcie 5.0 的基于 1e-12 条件下的眼高、眼宽、tj 等结果有明显更高的裕量。以33ghz带宽的uxr0334a示波器为例，在相同垂直满量程的条件下，uxr的底噪指标是同行33ghz带宽示波器的一半水平。
另外从测量方法上来说，垂直刻度的设定会影响到测量的信噪比，测量时有一点比较重要的是，要优化垂直刻度，让信号尽量充满垂直满量程，这样会达到最佳的测量信噪比。从下表中可以看到，在相同的测试条件下：使用 m8040a误码仪，加入一定的压力，经过 pcie 5.0 base夹具构建的36db的损耗，设置相同的 preset p9，使用相同的接收 ctle dc gain 10db，示波器都优化调整了垂直刻度。
m8040a 高性能 bert 是一款高度综合的比特误码率测试仪（bert），m8040a 专为研发和测试工程师设计，帮助他们表征芯片、器件、收发信机模块和子组件、电路板以及系统。不仅能够测试 pcie 5.0，还能为新兴的 pcie 6.0技术探索发展路线，适用于物理层表征和合规性测试，它支持 pam4 和 nrz 信号，以及高达 64 gbaud 的数据速率，覆盖 400 gbe 标准的所有特性。
作为是德科技租赁合作伙伴，面对诸多不确定性和复杂多变的产业形势，益莱储/electro rent在租赁服务及测试资产管理方面为客户提供更大价值、更高灵活性，并让努力不断落地，更好地服务客户。了解益莱储pcie 5.0及高速数字接口测试解决方案更多库存与报价信息，https://www.electrorent.com/cn/solutions/digital-computing。
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虽然pcie 6.0相关标准已经发布，但不可否认从消费者市场来看，pcie 5.0市场还处于早期阶段。大部分消费者还停留在pcie 4.0，主要是因为目前支持pcie 5.0的产品价格都十分高昂，对消费者而言，pcie 4.0并不会影响工作和游戏体验，因此pcie 5.0的普及率还比较低。不过pcie 5.0相关产品的测试验证正在火热进行中。
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pcie 5.0测试挑战随着速度翻倍而增加，最大挑战来自于通道长度，信号速度越快，在pc板上传输的信号载频越高。有两类物理损伤会限制工程师传输pcie信号的预期距离：一个是通道的衰减，一个是由于管脚、连接器、通孔和其他结构中发现的阻抗不连续而在通道内发生的反射。
pcie 5.0规范使用的信道在16 ghz时衰减为-36分贝，16 ghz的频率代表32 gt/s数字信号的奈奎斯特频率。例如，当pcie 5.0信号开始时，它可能具有800 mv的典型峰间电压。然而，在通过建议的-36分贝通道后，就找不到任何与睁开眼睛的相似之处。只有通过应用基于发射机的均衡(去加重)和接收机均衡(ctle和dfe的组合)，pcie 5.0信号才能通过系统通道并被接收机准确地解释。
对于pcie 5.0信号，眼睛高度的最低预期为10 mv(均衡后)。即使有一个近乎完美的低抖动发射器，信道的显著衰减也会降低信号振幅，以至于由反射和串扰引起的任何其他类型的信号损伤都会关闭可恢复眼。
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