Verilog HDL锁存器实现
（1）异步高电平有效
module async_latch_h( input c,s, //set q to 1, clear q to 0 output reg q);always @(*)begin if(c) q <= 1’b0; else if(s) q <= 1’b1; else q <= q;endendmodule
（2）异步低电平有效
module async_latch_l( input s, c, //set q to 1, clear q to 0 output reg q);always @(*)begin if(~c) q <= 1’b0; else if(~s) q <= 1’b1; else q <= q;endendmodule
（3）同步高电平有效
智能合约还面临着基本冲突和挑战
克服ESD导致的故障需要各方面的共同努力
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