Xilinx FPGA控制器的Everspin STT-DDR4设计指南
自旋转移扭矩磁阻随机存取存储器（stt-mram）是一种持久性存储技术，可利用各种工业标准接口提供性能，持久性和耐用性。
everspin推出了stt-mram产品，该产品利用称为je-ddr4的jedec标准ddr4接口的变体，它包含了对完整系统支持所需的独特功能。本文将帮助工程师了解xilinx fpga控制器的everspin stt-ddr4设计指南
启用st-ddr4
为了使设计人员能够快速集成st-ddr4支持，该过程从xilinx vivado开发环境中生成的现有8gb ddr4 sdram-2666存储器接口生成器（mig）开始。与8gb ddr4 sdram的差异如下，并将在后续章节中进行说明：
1.时间安排（减少工作频率，增加行访问时间，增加计数器宽度并减小cas页面大小）
2.加电（校准–校准期间启用了防乱涂模式）
3.掉电（将所有相关数据塞入或移动到持久性存储器阵列中）
4.性能（增加管道深度并提高数据传输效率）
注意：健壮的st-ddr4持久性存储器设计还需要系统级的纠错码（ecc）方案，但该文档不在本文范围之内。
ddr4 sdram-1333内存接口
在xilinx设计环境中，将根据代表8gb sdram ddr4-2666的速度和时序特性的输入参数生成ddr4接口逻辑。
该表显示了ddr4和st-ddr4的关键时序参数
由于mig无法使用当前jedec标准以外的参数创建接口逻辑，因此必须首先创建兼容jedec的ddr4控制器。
everspin 1gb st-ddr4 1333器件最类似于8gb ddr4-2666 sdram器件，因此请使用8gb ddr4 sdram 2666规格sdram ddr4-2666中的时序值,一旦创建了ddr4接口逻辑，就可以修改时序，上电，掉电和性能参数，以启用st-ddr4持久性存储器。
强烈建议在创建mig之后，在vivado中创建一个示例测试台，方法是右键单击.xci文件并选择名为“ open ip example design ...”的菜单项。创建示例设计将创建一个新的vivado项目。以及模拟新创建的mig所需的所有测试文件。
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