帮助你了解SerDes！
串行化/反串行化电路，统称为 serdes，为数字通信系统提供重要优势，尤其是在需要高数据速率时。
在我（本文作者）工程生涯的早期，我认为并行通信通常比串行通信更可取。我很欣赏同时移动所有 8 个（或 16 个或 32 个...）数据位的简单性和效率，使用一个或两个控制信号进行握手，并且不需要精心设计的同步方案。
不过，不久之后，流行的数字通信协议（uart、spi、i2c等）使用串行接口变得很明显，而且我还注意到专门应用程序的高级协议支持串行传输。尽管 微控制器和中央处理器单元 (cpu)需要并行数据来进行内部存储、检索和处理操作，但这意味着串行通信涉及额外的序列化和反序列化硬件。
serdes 是空间到时间到空间的转换。并行数据同时传输但占用不同的物理互连，串行数据共享相同的物理空间但占用不同的时间时刻（图 1）。
图 1. 显示序列化和反序列化的示例图。图片由德州仪器提供
考虑到所有这些，让我们看一下并行数据传输的局限性，然后我将讨论一些重要的 serdes 概念。
为什么串行通信优先于并行通信？
并行传输的一个更直接的缺点是涉及的导体数量。如果您仍在 8 位世界中工作，相对于简单的同步数据传输的好处，使用大量互连似乎是合理的；然而，随着总线宽度扩展到 16 位或 32 位范围，pcb 布局任务变得越来越低效和难以管理。当您不仅要将数据从一个组件移动到另一个组件，还要将数据从一个 pcb 移动到另一个时，问题会变得更加严重。
此外，这些并行数据线中的每一条都不仅仅是布局和布线人员所关心的问题。紧密间隔的电线或 pcb 迹线（如图 2 所示）容易受到串扰的影响，尤其是数字信号的高能逻辑转换特性，并且导体越多，越难以屏蔽环境电磁干扰 (emi)。
图 2. 走线在原理图中是线时具有完美的电气隔离，但在真实的 pcb 上，它们与附近的走线和平面层电容耦合。
对于串行，一些互连足以传输任何位宽的数据字，并且您可以降低伪逻辑转换的可能性，这种逻辑转换会通过破坏数据或需要重新传输来降低通信质量。
从理论上讲，并行确实允许更快的数据传输，但即使是这种优势也比最初看起来更偶然。更长的迹线或电线意味着信号将花费更多时间从发送器传播到接收器，并且随着数据速率的增加，通过匹配迹线长度来均衡整个总线的延迟变得更加重要。高速 32 位总线的跟踪长度匹配并非微不足道——如果我进行布局，这将是支持序列化/反序列化的一个非常有力的论据。图 3 显示了一个曲折的示例，如果您需要均衡走线长度，它会很有帮助，但在您试图最小化电路板面积时就没有那么有用了。
图 3. 蜿蜒痕迹的示例。
高速并行总线的另一个问题是功耗过大。串行化可以通过将标准逻辑信号转换为低压差分信号来降低功耗。
serdes 是什么？serdes 功能和特性概述
serdes 是一个涉及两个独立电路块的过程：在其基本形式中，串行器将由多个同步数字信号（例如，由微处理器或 asic 输出）表示的数据转换为沿一根导体传输的逻辑电平的时间序列. 解串器将这种逻辑电平的时间序列转换回一组沿多条导体同时传输的信号。
除了这个基本功能之外，serdes 实现还有各种细节和附加功能。
多个串行导体
并串转换不一定将多根导线压缩成只有一根导线。更一般地说，序列化的目标是显着减少导体的数量。
首先，单条串行通信线路通常需要两条物理导体，因为许多串行接口（例如rs-485和usb）使用差分信号。此外，吞吐量和接口复杂性之间的最佳平衡可能需要多个串行通道。例如，在下面图 4 的框图中，ti 的 sn65lvds95 lvds串行器的数据表中，21 位并行数据被转换为三个独立的串行输出流。
图 4. 数据表中 sn65lvds95 串行器的功能框图。图片由德州仪器提供
时钟倍频
如果串行器以特定频率接收并行字，则它必须提高输出比特率以使输出字率与输入字率相匹配。由于串行传输比并行传输更适合高位频率，因此串行化不需要降低吞吐量。如上图所示，锁相环 (pll)可用于根据并行到串行转换中实现的压缩因子来倍增输入时钟。
发送/接收同步
与任何数字通信接口一样，serdes 需要一些同步机制来确保接收器知道如何采样和解析传入的逻辑电平。某些系统（包括上图中描述的系统）会随数据一起发送时钟信号。
解串器也可以从传入的串行比特流中获得同步：pll 可以锁定比特流并产生采样时钟。但是，如果输入信号的转换密度不足，pll 将会漂移。例如，传感器信号可能在正电源轨处饱和，并被数字化和串行化为一长串逻辑高位。为防止与低转换密度相关的问题，您可以将 serdes 系统与标准（例如 8b/10b）或自制编码方案相结合。
传输媒体
将并行数据作为串行数据传输可为您提供物理传输选项，否则这些选项将不可行。即使当您的所有信号都位于同一个 pcb 上并且一切都使用普通走线进行布线时，序列化也可以极大地促进电路板布局。如果您要在板与板、模块与模块或系统与系统之间移动数据，您可能更愿意使用同轴电缆或光纤链路。如果您有序列化数据，则可以从普通电线升级到同轴电缆或光纤。
收获 serdes 的好处
serdes 已成为数字电子产品不可或缺的一部分。使用并行传输无法类似地实现视频接口、电信互连和各种其他应用所需的极高数据速率。
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考虑到所有这些，让我们看一下并行数据传输的局限性，然后我将讨论一些重要的 serdes 概念。
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并行传输的一个更直接的缺点是涉及的导体数量。如果您仍在 8 位世界中工作，相对于简单的同步数据传输的好处，使用大量互连似乎是合理的；然而，随着总线宽度扩展到 16 位或 32 位范围，pcb 布局任务变得越来越低效和难以管理。当您不仅要将数据从一个组件移动到另一个组件，还要将数据从一个 pcb 移动到另一个时，问题会变得更加严重。
此外，这些并行数据线中的每一条都不仅仅是布局和布线人员所关心的问题。紧密间隔的电线或 pcb 迹线（如图 2 所示）容易受到串扰的影响，尤其是数字信号的高能逻辑转换特性，并且导体越多，越难以屏蔽环境电磁干扰 (emi)。
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对于串行，一些互连足以传输任何位宽的数据字，并且您可以降低伪逻辑转换的可能性，这种逻辑转换会通过破坏数据或需要重新传输来降低通信质量。
从理论上讲，并行确实允许更快的数据传输，但即使是这种优势也比最初看起来更偶然。更长的迹线或电线意味着信号将花费更多时间从发送器传播到接收器，并且随着数据速率的增加，通过匹配迹线长度来均衡整个总线的延迟变得更加重要。高速 32 位总线的跟踪长度匹配并非微不足道——如果我进行布局，这将是支持序列化/反序列化的一个非常有力的论据。图 3 显示了一个曲折的示例，如果您需要均衡走线长度，它会很有帮助，但在您试图最小化电路板面积时就没有那么有用了。
图 3. 蜿蜒痕迹的示例。
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